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En electrónica, la síntesis lógica es el proceso mediante el cual la forma abstracta del comportamiento deseado de un chip típicamente RTL se transforma en una implementación de diseño en términos de una puerta lógica . Los ejemplos comunes de este proceso incluyen la síntesis de HDL , incluidos VHDL y Verilog . Algunas herramientas pueden generar una serie de bits para un dispositivo lógico programable como PAL o FPGA, mientras que otras tienen como objetivo la creación de código ASCII . La síntesis lógica es un aspecto de la automatización del diseño electrónico.
El diseño lógico es un paso en el ciclo de estándares de diseño en el que el diseño funcional de un circuito electrónico se convierte en una representación del álgebra booleana , operaciones aritméticas , flujo controlado , etc. Una impresión común de este paso es la descripción RTL . El diseño lógico suele ir acompañado del diseño de circuitos. En la automatización del diseño electrónico moderno, las partes del diseño lógico se pueden automatizar utilizando herramientas de síntesis de alto nivel basadas en la descripción del comportamiento del circuito.
Las operaciones lógicas generalmente consisten en operaciones AND, OR, XOR, NOT y representan las formas más básicas de operaciones en el circuito electrónico. Las operaciones aritméticas generalmente se implementan usando operadores lógicos. Los circuitos como un multiplicador binario o un sumador binario son ejemplos de operaciones binarias mucho más complejas que se pueden implementar utilizando operadores lógicos básicos.
Símbolo
AND Verdadero sólo si los dos elementos son verdaderos
OR Verdadero si cualquiera de los elementos es verdadero
XOR Verdadero si cualquiera de las expresiones (pero no ambas) es verdadera
NOT Cambia el valor de Falso a Verdadero y viceversa
Con el objetivo de incrementar la productividad de los diseñadores, el trabajo científico sobre la síntesis de circuitos definidos a nivel de comportamiento condujo a la aparición de soluciones comerciales en 2004, que se utilizaron para el diseño complejo de ASIC y FPGA. Estas herramientas escanean automáticamente el circuito de nivel C a un nivel de transferencia específico del registro RTL, que se puede utilizar como entrada para el flujo lógico de síntesis de nivel de puerta. Hoy en día, la síntesis de alto nivel, también conocida como síntesis de ESL, se refiere esencialmente a la síntesis de circuitos de lenguaje de alto nivel como ANSI C / C ++, donde la síntesis lógica se refiere a la síntesis de estructural o funcional a RTL.
La optimización tecnológicamente dependiente transforma un circuito tecnológicamente independiente en una red de puertas en una tecnología dada. Las conjeturas simples cambian por otras mucho más concretas. El mapeo está limitado por factores como puertas libres (funciones lógicas) en la biblioteca de tecnología, tamaño de unidad para cada puerta, latencia, corriente y características de cada puerta.
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